WWW.KNIGA.SELUK.RU

БЕСПЛАТНАЯ ЭЛЕКТРОННАЯ БИБЛИОТЕКА - Книги, пособия, учебники, издания, публикации

 

Pages:   || 2 | 3 | 4 | 5 |   ...   | 11 |

«СОДЕРЖАНИЕ Стр. ПРЕДИСЛОВИЕ xx Назначение руководства xx Целевая аудитория xx Структура руководства xx Дополнительная литература xxiii Новое в данном руководстве xxiii ...»

-- [ Страница 1 ] --

СОДЕРЖАНИЕ

Стр.

ПРЕДИСЛОВИЕ xx

Назначение руководства xx

Целевая аудитория xx

Структура руководства xx

Дополнительная литература xxiii Новое в данном руководстве xxiii Техническая поддержка и поддержка потребителей xxiii Семейство процессоров xxiv Информация о продуктах xxiv Информация о цифровых сигнальных процессорах xxiv Сопутствующие документы xxiv Интерактивные технические публикации и публикации в сети xxv Печатные версии руководств xxv Используемые обозначения xxvi Обозначения, используемые в диаграммах регистров xxvii 1 ВВЕДЕНИЕ 1- Периферийные устройства 1- Архитектура ядра 1- Архитектура памяти 1- Внутренняя память 1- Внешняя память 1- Пространство памяти ввода/вывода 1- Обработка событий 1- Контроллер событий ядра (CEC) 1- Контроллер прерываний системы (SIC) 1- Поддержка DMA 1- Устройство интерфейса внешней шины 1- Контроллер SDRAM PC133 1- Асинхронный контроллер 1- Параллельный периферийный интерфейс 1- Последовательные порты (SPORT) 1- Порт последовательного периферийного интерфейса (SPI-порт) 1- Таймеры 1- Порт UART 1- Часы реального времени 1- Сторожевой таймер 1- Программируемые флаги 1- Сигналы тактовой синхронизации 1- Динамическое управление питанием 1- Режим работы с полной мощностью (Максимальная производительность) 1- Активный рабочий режим (Умеренное снижение потребляемой мощности) 1- Режим сна (Значительное снижение потребляемой мощности) 1- Режим глубокого сна (Максимальное снижение потребляемой мощности) 1- Стабилизация напряжения 1- Режимы загрузки 1- Описание набора команд 1- Средства разработки 1- 2 ВЫЧИСЛИТЕЛЬНЫЕ УСТРОЙСТВА 2- Использование форматов данных 2- Двоичная строка 2- Беззнаковые числа 2- Знаковые числа: дополнительный код 2- Представление дробных чисел в формате 1.15 2- Регистровые Файлы 2- Регистровый файл данных 2- Регистры аккумуляторов 2- Информация о цифровых сигнальных процессорах 2- Регистровый Файл Указателей 2- Набор регистров генератора адреса данных 2- Обзор команд Регистрового Файла 2- Типы данных 2- Порядок следования байтов 2- Типы данных АЛУ 2- Типы данных умножителя 2- Типы данных устройства сдвига 2- Обзор арифметических форматов 2- Использование целочисленного и дробного форматов умножителя 2- Округление результатов умножителя 2- Специальные команды округления 2- Использование информации арифметического состояния 2- Регистр арифметического состояния (ASTAT) 2- Арифметико-логическое Устройство (АЛУ) 2- Операции АЛУ 2- Обзор команд АЛУ 2- Поток данных в АЛУ 2- Поддержка деления в АЛУ 2- Специальные SIMD операции видео АЛУ 2- Умножители-накопители (Умножители) 2- Работа умножителя 2- Насыщение результатов умножителя при переполнении 2- Обзор команд умножителя 2- Поток данных в умножителе 2- Умножение без накопления 2- Специальная команда умножения-накопления 32-разрядных целых чисел 2- Двойные операции умножения-накопления 2- Устройство сдвига 2- Работа устройства сдвига 2- Операции сдвига с тремя операндами 2- Обзор команд устройства сдвига 2- Пример кода, реализующего переход в состояние Ожидания 3- Регистры циклов с нулевыми непроизводительными затратами (LC, LT, LB) 4- Регистр разрешения вывода из ожидания по прерыванию системы (SIC_IWR) 4- Регистр регистрации прерываний ядра, ожидающих обслуживания (IPEND) 4- Пример использования аппаратных циклов в программе обслуживания прерывания 4- Дополнительные аспекты использования программного автомата 4- Индексная адресация с использованием индексных регистров и регистров- 5- указателей Адресация с автоматическим инкрементированием и автоматическим декрементированием 5- Регистры ошибочного адреса DCPLB и ICPLB (DCPLB_FAULT_ADDR, ICPLB_FAULT_ADDR) 6- Пример программирования регистров ядра, отображенных в карте памяти 6-

8 ДИНАМИЧЕСКОЕ УПРАВЛЕНИЕ ПИТАНИЕМ 8-

Схема фазовой автоподстройки частоты и управление тактовыми сигналами 8- Регистр указателя следующего дескриптора (DMAx_NEXT_DESC_PTR/ MDMA_yy_NEXT_DESC_PTR 9- Регистр инкремента адреса внутреннего цикла (DMAx_X_MODIFY/ MDMA_yy_X_MODIFY) 9- Регистр инкремента адреса внешнего цикла (DMAx_Y_MODIFY/ MDMA_yy_Y_MODIFY) 9- Регистр указателя текущего дескриптора (DMAx_CURR_DESC_PTR/ MDMA_yy_CURR_DESC_PTR) 9- Регистр счётчика текущего внутреннего цикла (DMAx_CURR_X_COUNT/ MDMA_yy_CURR_X_COUNT) 9- Регистр счётчика текущего внешнего цикла (DMAx_CURR_Y_COUNT/ MDMA_yy_CURR_Y_COUNT) 9- Регистр карты периферийных устройств (DMAx_PERIPHERAL_MAP/ MDMA_yy_ PERIPHERAL_MAP) 9- Регистр периода счётчика управления трафиком DMA (DMA_TC_PER) и регистр счётчика управления трафиком DMA (DMA_TC_CNT) Сигнал синхронизации последовательного периферийного интерфейса (SCK) 10- Входной сигнал выбора ведомого устройства последовательного периферийного устройства 10- Передачи с использованием DMA в режиме ведомого устройства 10- Кадровая синхронизация в режимах общего назначения 11- Регистры конфигурации передачи (SPORTx_TCR1, SPORTx_TCR2) 12- Регистры конфигурации приёма (SPORTx_RCR1, SPORTx_RCR2) 12- Прерывания ошибки, приёма и передачи последовательного порта 12- Регистры делителей частоты тактовой синхронизации приёма 12- (SPORTx_RCLKDIV) и передачи (SPORTx_TCLKDIV) SPORTx Регистры делителей частоты кадровой синхронизации приёма 12- (SPORTx_RFSDIV) и передачи (SPORTx_TFSDIV) SPORTx Ограничения на максимальную частоту тактовой синхронизации 12- Ранняя и поздняя (нормальная и альтернативная) генерация сигнала кадровой синхронизации 12- Регистры конфигурации многоканального режима SPORTx (SPORTx_MCMCn) 12- Регистры FIO_MASKA_D, FIO_MASKA_C, FIO_MASKA_S, FIO_MASKA_T, FIO_MASKB_D, FIO_MASKB_C, FIO_MASKB_S, FIO_MASKB_T Регистры периода таймеров (TIMERx_PERIOD) и регистры длительности импульса таймеров Регистры управления банками асинхронной памяти (EBIU_AMBCTL0, EBIU_AMBCTL1) 17- Регистр управления банком памяти SDRAM (EBIU_SDBCTL) 17- Регистр управления частотой регенерации SDRAM (EBIU_SDRRC) 17- Управление регенерацией SDRAM во время изменения состояния PLL 18- Соединение последовательных портов по принципу “точка-точка” 18- Регистры CYCLES и CYCLES2 19- Регистр идентификации продукта 19- Предисловие

ПРЕДИСЛОВИЕ

Благодарим за приобретение процессора Blackfin компании Analog Devices и применение его в разрабатываемых Вами системах.

Назначение руководства В Справочном руководстве по архитектуре процессора Blackfin ADSP-BF (ADSP-BF533 Blackfin Processor Hardware Reference) даётся информация об архитектуре процессоров серии Blackfin с расширенными возможностями.

Описание архитектуры охватывает функциональные блоки, шины и порты, а также все свойства и процессы, поддерживаемые ими. Информацию о программировании процессоров см. в Справочном руководстве по набору команд процессора Blackfin ADSP-BF53x. Информацию о временных, электрических характеристиках и параметрах корпусов см. в ADSP-BF531/ADSP-BF532/ADSPBF533 Embedded Processor Data Sheet.

Целевая аудитория Руководство предназначено для разработчиков систем и программистов, знакомых с концепциями цифровой обработки сигналов (ЦОС). Предполагается, что пользователи имеют практические знания о микропроцессорной технике и особенностях математики, характерной для цифровых сигнальных процессоров.

Структура руководства В следующих главах данного руководства представлена подробная информация о процессоре Blackfin:

• Глава 1, Введение Даётся укрупнённый обзор процессора. Описание архитектуры охватывает функциональные блоки, шины и порты, а также все свойства и процессы, поддерживаемые ими.

• Глава 2, Вычислительные устройства Описываются арифметико-логические устройства (АЛУ), устройства умножения/накопления (MAC), устройство сдвига и набор видео АЛУ. В данной главе также обсуждаются типы и форматы данных, и регистровые • Глава 3, Рабочие режимы и состояния Описываются три рабочих режима процессора: режим Эмуляции, режим Супервизора и Пользовательский режим. Также описывается состояние Ожидания и состояние Сброса.

• Глава 4, Программный автомат Описываются принципы работы программного автомата, управляющего процессом выполнения программы, формируя адрес команды, выполняемой процессором на следующем такте. В данной главе также обсуждаются циклы, подпрограммы, переходы, прерывания и исключения.

• Глава 5, Генераторы адреса данных Описываются генераторы адреса данных (DAGs, Data Address Generators), режимы адресации, способы модификации регистров указателей и регистров генераторов адреса данных, выравнивание адресов команд и команды генератора адреса данных.

• Глава 6, Память Описывается память L1. В частности, приводится подробное описание архитектуры памяти, модели памяти, модели транзакций памяти и регистров, отображённых в карте памяти (MMRs, Memory mapped registers).

Обсуждается память данных, память команд и контекстная память, являющиеся частью ядра процессора Blackfin.

• Глава 7, Иерархия внутренних шин Приводится описание внутренних (расположенных на кристалле) шин, включая описание организации передач данных в системе. В данной главе также обсуждаются карта памяти системы, основные компоненты системы и связи между ними.

• Глава 8, Динамическое управление питанием Описывается сброс системы и конфигурация при включении питания, тактирование и управление системой, и управление потребляемой мощностью.

• Глава 9, Прямой доступ к памяти Описываются контроллеры DMA периферии и DMA типа “память-память”.

В разделе, описывающем DMA периферии, обсуждаются прямые, блочные поддерживающими DMA, и пространствами внутренней или внешней памяти.

В разделе, описывающем DMA типа “память-память”, описываются возможности передач типа “память-память” между пространствами памяти процессора и памятью L1, внешней синхронной и асинхронной памятью.

• Глава 10, Контроллеры SPI-совместимых портов Описывается порт последовательного периферийного интерфейса (SPI, Serial Peripheral Interface), обеспечивающий интерфейс ввода/вывода с различными SPI-совместимыми периферийными устройствами.

• Глава 11, Параллельный периферийный интерфейс Описывается параллельный периферийный интерфейс (PPI, Parallel Peripheral Interface) процессора. PPI представляет собой полудуплексный двунаправленный порт с поддержкой разрядности данных до 16 разрядов, применяемый в приложениях, в которых используются цифровые преобразователи видео и данных.

Предисловие • Глава 12, Контроллеры последовательных портов последовательных портов (SPORT0 и SPORT1), обеспечивающих интерфейс ввода/вывода с различными последовательными периферийными устройствами.

• Глава 13, Контроллер порта UART Описывается порт универсального асинхронного приёмника/передатчика (UART, Universal Asynchronous Receiver/Transmitter), осуществляющий преобразования между последовательным и параллельным форматами данных и включающий аппаратную поддержку управления модемом и обработки прерываний. В качестве отдельного режима UART поддерживает полудуплексный протокол последовательной передачи данных по инфракрасному каналу (SIR) IrDA®.

• Глава 14, Программируемые флаги Описываются программируемые флаги (порт ввода/вывода общего назначения) процессора, включая процессы конфигурирования выводов на вход или выход и генерации прерываний.

• Глава 15, Таймеры Описываются три таймера общего назначения с возможностью работы в любом из трёх режимов; таймер ядра, генерирующий периодические прерывания, используемые для реализации различных функций синхронизации; и сторожевой таймер, реализующий стандартные функции программного сторожевого таймера, такие как генерация событий ядра процессора Blackfin.

• Глава 16. Часы реального времени Описывается набор свойств цифровых часов, реализуемых процессором, включая индикацию времени дня, функции будильника и секундомера.

• Глава 17, Устройство интерфейса внешней шины Описывается устройство интерфейса внешней шины процессора. В данной главе также обсуждается интерфейс асинхронной памяти, контроллер SDRAM (SDC), регистры, команды и конфигурация SDC.

• Глава 18, Проектирование системы Описываются принципы использования процессора в качестве составной части общей системы. Данная глава содержит информацию об организации интерфейса процессора с микросхемами внешней памяти, временных параметрах и циклах задержки шины, семафорах, а также указания по использованию незадействованных выводов.

• Глава 19. Отладка процессора Blackfin Описываются возможности отладки процессора Blackfin, которые могут использоваться при программной отладке и дополняют некоторые службы, характерные для операционных систем.

• Приложение A, Распределение регистров ядра процессора Blackfin, отображённых в карте памяти Приводится список регистров ядра, отображённых в карте памяти, их адреса и ссылки на описание в тексте руководства.

• Приложение B, Распределение регистров системы, отображённых в Приводится список регистров системы, отображённых в карте памяти, их адреса и ссылки на описание в тексте руководства xxii • Приложение C, Возможности отладки Описываются возможности отладки процессора; обсуждается стандарт JTAG, архитектура периферийного сканирования, команды и регистры периферийного сканирования, а также открытые команды.

• Приложение D, Форматы представления чисел Описываются различные аспекты формата 16-разрядных данных. В данной главе также представлен способ программной реализации формата с блочной плавающей точкой.

Справочное руководство по архитектуре процессора дополняется Справочным руководством по набору команд процессора Blackfin ADSP-BF53x.

Дополнительная литература В любом отделе продаж компании Analog Devices можно заказать следующие публикации, описывающие процессоры Blackfin:

• ADSP-BF531/ADSP-BF532/ADSP-BF533 Embedded Processor Data Sheet • ADSP-BF53x Blackfin Processor Instruction Set Reference Новое в данном руководстве Это первое издание справочного руководства по архитектуре процессора Blackfin ADSP-BF533. В следующих изданиях в данный раздел будет помещён список дополнений и исправлений.

Техническая поддержка и поддержка потребителей Вы можете получить поддержку, касающуюся процессоров Blackfin, следующими способами:

• по электронной почте dsptools.support@analog.com (вопросы по средствам разработки) и dsp.support@analog.com (вопросы по процессору) • по телефону 1800-ANALOGD • посетив наш сайт в глобальной сети по адресу www.analog.com/dsp • по телексу 924491, TWX:710/394- • по кабельной связи ANALOG NORWOODMASS • связавшись с локальным офисом продаж или авторизованным дистрибьютором ADI Предисловие Семейство процессоров Название “процессор Blackfin” относится к семейству 16-разрядных процессоров с фиксированной точкой производства компании Analog Devices. Полный список продуктов вы можете найти на нашем сайте по адресу http://www.analog.com/dsp.

Информация о продуктах Вы можете почерпнуть информацию о продуктах на сайте компании Analog Devices, на информационном CD-ROM или из печатных документов и руководств.

Интернет-страница компании Analog Devices – http://www.analog.com. На нашем сайте представлена информация о широком диапазоне продуктов: аналоговых интегрированных схемах, усилителях, преобразователях и цифровых сигнальных процессорах.

Информация о цифровых сигнальных процессорах Информацию о цифровых сигнальных процессорах вы можете найти, посетив наш сайт – http://www.analog.com/dsp. На нём представлена техническая информация и документация, обзоры и анонсы продуктов.

Вы также можете получить дополнительную информацию о компании Analog Devices и её продуктах:

• послав вопрос или запрос на получение информации по факсу:

1(781)461-3010 (Северная Америка) или 089/76 903-557 (Центральное европейское отделение) • на FTP-сайте:

ftp ftp.analog.com или ftp 137.71.23.21 или ftp://ftp.analog.com Сопутствующие документы Информацию о программном обеспечении разработки проектов и процессорах производства компании Analog Devices можно найти в следующих изданиях:

• VisualDSP++ User’s Guide for 16-Bit Processors • VisualDSP++ C/C++ Compiler and Library Manual for Blackfin Processors • VisualDSP++ Assembler and Preprocessor Manual for Blackfin Processors • VisualDSP++ Linker and Utilities Manual for 16-Bit Processors • VisualDSP++ Kernel (VDK) User’s Guide for 16-Bit Processor VisualDSP++ Component Software Engineering User’s Guide for 16-Bit Processors • ADSP-BF531/ADSP-BF532/ADSP-BF533 Embedded Processor Data Sheet • ADSP-BF535 Embedded Processor Data Sheet • ADSP-BF53x Blackfin Processor Instruction Set Reference xxiv Интерактивные технические публикации и публикации в сети Вы можете получить доступ к документации по ЦСП (или процессору Blackfin) следующими способами:

• Интерактивный доступ с использованием CD-ROM с установочной версией VisualDSP++ Ваш CD-ROM с дистрибутивом программного обеспечения VisualDSP++ содержит все перечисленные публикации, относящиеся к средствам программного обеспечения VisualDSP++.

После установки на ваш ПК программного обеспечения VisualDSP++, выберите в меню Help среды VisualDSP++ команду Help Topics, щёлкните иконку Reference с изображением книги и выберите пункт Online Manuals. Из данного раздела меню Help вы можете открыть любое руководство, представленное в формате HTML или в формате Adobe Acrobat PDF.

Если вы не используете VisualDSP++ эти PDF файлы можно открыть вручную, используя программу Adobe Acrobat.

• Доступ в глобальной сети Для доступа к публикациям о ЦСП, включая спецификации, справочные руководства по архитектуре и набору команд, и документацию по программному обеспечению VisualDSP++, воспользуйтесь сайтом технических http://www.analog.com/industry/dsp/tech_doc/ gen_purpose.html. Вы можете просматривать, загружать или печатать документы, представленные в PDF формате. Некоторые публикации также доступны в формате HTML.

Печатные версии руководств Для того чтобы задать общие вопросы, касающиеся заказа литературы, позвоните в Центр Литературы по телефону 1-800-ANALOGD (1-800-262-5643) и следуйте указаниям.

Руководства по средствам разработки и среде VisualDSP++ Руководства по средствам разработки и среде VisualDSP++ можно прибрести в локальном офисе продаж или у авторизованного дистрибьютора компании Analog Devices. Эти руководства можно приобрести только единым комплектом.

Руководства по архитектуре Справочные руководства по архитектуре и набору команд можно заказать в Центре Литературы по телефону 1-800-ANALOGD (1-800-262-5643) или загрузить с сайта компании Analog Devices. Эти руководства можно заказать, указав название продукта или номер, указанный на задней стороне обложки руководства.

Предисловие Спецификации Все спецификации (предварительные и окончательные) могут быть загружены с сайта компании Analog Devices. Как правило, через Центр Литературы по телефону 1-800-ANALOGD (1-800-262-5643) можно заказать только окончательные спецификации. Вы можете заказать спецификации, используя номер продукта.

Если вы хотите получить спецификацию по факсу, используйте систему рассылки по факсу компании Analog Devices 1-800-446-6212. Следуя указаниям, вы можете получить либо отдельную спецификацию, либо список кодовых номеров спецификаций. Если в полученном списке отсутствует указанная вами спецификация, проверьте её наличие на сайте.

Рекомендации по улучшению документации Пожалуйста, пошлите нам ваши комментарии и рекомендации по улучшению наших руководств. Вы можете связаться с нами по e-mail:

• dsptools.support@analog.com (для рекомендаций, касающихся руководств по средствам разработки/программному обеспечению) • dsp.support@analog.com (для рекомендаций, касающихся спецификаций и справочных руководств по архитектуре и набору команд) Используемые обозначения В таблице П-1 описываются используемые в тексте руководства обозначения.

Следует отметить, что в руководстве могут встречаться дополнительные обозначения, используемые только в определённых главах.

Таблица П-1. Используемые обозначения Регистр программного сброса Названия регистров приводятся в верхнем регистре (заглавными буквами) SWRST специальным шрифтом. Полные названия регистров записываются в верхнем и MOSI, RESET TFSx, I[3:0] Имена регистров, битов и выводов в тексте могут относиться к группам регистров и AMS 3 : 0] Двоеточие, разделяющее символы внутри квадратных скобок, указывает диапазон 0xABCD, b#1111 Префикс 0x указывает на шестнадцатеричную запись числа; префикс b# указывает на xxvi Этот символ обозначает предупреждение, в котором приводятся рекомендации по нежелательным результатам или повреждению продукта. В интерактивной версии книги вместо данного символа используется слово Предупреждение.

регистров В диаграммах регистров используются следующие обозначения:

• Полное название регистра приводится в верхней части диаграммы, за ним следует сокращённая форма записи, указываемая в скобках (см. таблицу П-2).

• Если регистр имеет тип “запись-1-для-установки” (W1S, write-1-to-set), “запись-1-для-сброса” (W1C, write-1-to-clear) или доступен только для чтения (RO), соответствующая информация приводится под записью имени регистра.

По умолчанию предполагается, что регистр доступен и для чтения и для записи; для таких регистров тип не указывается. Указание типа может сопровождаться дополнительным текстом.

• Если какой-либо бит в регистре не соответствует общему типу чтения/записи, это указывается в описании, сопровождающем имя бита.

• Если бит имеет сокращённое название (форму записи), то в описании бита оно приводится перед полным названием, заключённым в скобки.

• Значения после сброса приводятся в двоичной записи для отдельных битов, и в шестнадцатеричной записи справа от изображения регистра.

• Биты, имеющие после сброса неизвестное состояние, отмечены символом х.

Значение регистра, содержащего такие биты, после сброса не определено или зависит от значений определённых выводов при сбросе.

• Затенённые биты зарезервированы.

Если не указано иного, для гарантии совместимости с последующими разработками при записи в регистр в зарезервированные биты необходимо записывать значения, полученные при чтении.

Таблица П-2. Краткая форма записи названий регистров.

TIMERx_CONFIG Символ x указывает на несколько периферийных устройств. TIMER0_CONFIG SIC_IARn Символ n указывает на несколько регистров, относящихся к SIC_IAR одному периферийному устройству или одному компоненту ICPLB_DATA SPORTx_TCRn Комбинация символов x и n указывает на несколько SPORT0_TCR относящихся к одному из этих периферийных устройств.

MDMA_yyCONFIG Символы yy обозначают поток 0 либо поток 1 приёмника или MDMA_D0_CONFIG Предисловие На рис. П-1 продемонстрированы правила, используемые при изображении регистров.

xxviii Процессоры ADSP-BF531, ADSP-BF532 и ADSP-BF533 являются представителями семейства процессоров Blackfin с расширенными возможностями, которые обладают значительно большей производительностью и меньшей потребляемой мощностью по сравнению с предыдущими процессорами семейства Blackfin при сохранении простоты использования и совместимости кода. Три новых процессора полностью совместимы по выводам и различаются только производительностью и размером внутренней памяти, что позволяет избежать многих трудностей, возникающих при разработке новых продуктов.

Архитектура ядра процессора Blackfin является архитектурой с единым набором команд, включающей ядро обработки сигналов со сдвоенным блоком умножениянакопления, имеющей ортогональный набор команд, характерный для RISCмикропроцессоров, обладающей гибкостью команд типа SIMD и мультимедийными возможностями.

Особенностью продуктов семейства Blackfin является динамическое управление питанием. Возможность изменения как напряжения питания, так и рабочей частоты позволяет оптимизировать потребление мощности в соответствии с конкретной задачей.

Периферийные устройства Периферийные устройства системы процессора включают:

• Параллельный периферийный интерфейс (PPI) • Последовательные порты (SPORT) • Последовательный периферийный интерфейс (SPI) • Таймеры общего назначения • Универсальный асинхронный приёмник-передатчик (UART) • Часы реального времени (RTC) • Сторожевой таймер • Порт ввода/вывода общего назначения (программируемые флаги) Эти периферийные устройства соединены с ядром несколькими шинами с высокой пропускной способностью, как показано на рис. 1-1.

Введение Все периферийные устройства, за исключением порта ввода/вывода общего назначения, часов реального времени и таймеров, поддерживаются гибкой структурой прямого доступа к памяти (DMA). Также в процессоре имеются два отдельных канала DMA типа “память-память”, предназначенные для осуществления передач между пространствами памяти процессора, включая внешнюю SDRAM и асинхронную память. Набор внутренних шин обеспечивает пропускную способность, достаточную для поддержания работы ядра процессора, даже если задействованы все внутренние и внешние периферийные устройства.

Архитектура ядра Ядро процессора содержит два 16-разрядных умножителя, два 40-разрядных аккумулятора, два 40-разрядных арифметико-логических устройства (АЛУ), четыре 8-разрядных видео АЛУ и 40-разрядное устройство сдвига, которые показаны на рис. 1-2. Вычислительные устройства обрабатывают 8-, 16-и или 32разрядные данные, поступающие из регистрового файла.

1- Вычислительный регистровый файл содержит восемь 32-разрядных регистров.

При выполнении вычислительных операций над 16-разрядными операндами регистровый файл функционирует как 16 независимых 16-разрядных регистров.

Все операнды вычислительных операций поступают из многопортового регистрового файла или задаются константами в полях команды.

Каждый умножитель-накопитель (MAC) за один такт выполняет умножение двух 16-разрядных чисел и накопление, формируя 40-разрядный результат.

Поддерживаются знаковый и беззнаковый форматы чисел, округление и насыщение.

АЛУ выполняет традиционный набор арифметических и логических операций над 16- или 32-разрядными данными. В него включены многие специальные команды, ускоряющие выполнение различных задач обработки сигналов. К ним относятся битовые операции, такие как извлечение поля, подсчёт числа единиц, умножение по модулю 232, примитивы деления, насыщение и округление, и определение знака/порядка. Набор видео-команд включает операции выравнивания и упаковки байтов, сложение 16-разрядных чисел с 8-разрядными с усечением результата, операции 8-разрядного усреднения и операции 8-разрядного вычитания/ взятия абсолютного значения/ накопления (SAA, subtract/ absolute value, accumulate).

Также поддерживаются команды сравнения/выбора и векторного поиска. При использовании некоторых команд возможно одновременное выполнение двух 16разрядных операций АЛУ над парами регистров (младшей и старшей 16Введение разрядными половинами вычислительного регистра). При использовании второго АЛУ возможно одновременное выполнение четырёх 16-разрядных операций.

40-разрядное устройство сдвига может осуществлять внесение данных и выполнять операции сдвига, циклического сдвига, нормализации и извлечения битового поля.

Программный автомат управляет процессом выполнения команд, включая выполнение операций выравнивания и декодирования команд. При управлении выполнением программы программный автомат поддерживает относительные (относительно счётчика команд) и косвенные условные переходы (со статическим предсказанием переходов) и вызовы подпрограмм. В процессоре реализована аппаратная поддержка циклов с нулевыми непроизводительными затратами.

Архитектура программного автомата полностью замкнута, что гарантирует отсутствие видимых эффектов работы конвейера при выполнении команд с взаимосвязанными данными.

Адресное арифметическое устройство формирует два адреса для выполнения одновременных двойных выборок из памяти. Оно содержит многопортовый регистровый файл, состоящий из четырёх наборов 32-разрядных регистров индекса, модификации, длины и базового адреса (для организации циклических буферов) и восьми дополнительных 32-разрядных регистров указателей (для индексированной манипуляции стеком в стиле языка С).

Процессоры Blackfin поддерживают модифицированную Гарвардскую архитектуру с иерархической структурой памяти. Память уровня 1 (L1) обычно работает с полной скоростью процессора с небольшой задержкой или без задержки. Память команд на уровне L1 содержит только команды. Две памяти данных содержат данные, а выделенная сверхоперативная (блокнотная) память хранит информацию стека и локальные переменные.

Процессор имеет несколько блоков памяти L1, которые могут быть сконфигурированы как смешанный набор SRAM и кэша. Устройство управления памятью (MMU, Memory Management Unit) обеспечивает защиту памяти при выполнении ядром индивидуальных задач и может осуществлять защиту системных регистров от непреднамеренного доступа.

Архитектура процессора обеспечивает три режима работы: Пользовательский режим, режим Супервизора и режим Эмуляции. В Пользовательском режиме доступ к поднабору ресурсов системы ограничен, что обеспечивает организацию защищённой программной среды. В режимах Супервизора и Эмуляции доступ к ресурсам ядра и системы неограничен.

Набор команд процессора ADSP-BF53x Blackfin оптимизирован таким образом, что наиболее часто используемые команды представлены 16-разрядными кодами.

Комплексные команды цифровой обработки сигналов (ЦОС) кодируются 32разрядными кодами как многофункциональные команды. В продуктах семейства Blackfin реализована ограниченная поддержка многозадачности, которая заключается в возможности параллельного вызова 32-разрядной команды и двух 1- 16-разрядных команд. Это позволяет программисту использовать многие ресурсы ядра в одном командном цикле.

В языке ассемблера процессора ADSP-BF53x Blackfin используется алгебраический синтаксис. Архитектура оптимизирована для использования совместно с компилятором языка С.

Архитектура памяти В архитектуре процессора Blackfin память структурировано в единое унифицированное 4-гигабайтное адресное пространство, использующее 32разрядные адреса. Все ресурсы, включая внутреннюю память, внешнюю память и регистры управления ввода/вывода, занимают отдельные секции в общем адресном пространстве. Области памяти адресного пространства упорядочены в иерархическую структуру, которая обеспечивает баланс стоимости и производительности при использовании очень быстрой, обладающей малой задержкой внутренней памяти, такой как кэш или SRAM, и обладающими более низкой стоимостью и производительностью внешними системами памяти больших объёмов. В таблице 1-1 приведено сравнение памяти процессоров ADSPBF531, ADSP-BF532 и ADSP-BF533.

Таблица 1-1. Сравнение памяти.

Система памяти L1 представляет собой первичную, обладающую наивысшей производительностью, память, доступную ядру. Система внешней памяти, доступ к которой осуществляется при помощи устройства интерфейса внешней шины (EBIU, External Interface Bus Unit), обеспечивает расширение памяти системы флэш-памятью, SDRAM и SRAM, позволяя адресовать до 132 Мбайт физической памяти.

Контроллер DMA типа “память-память” обеспечивает возможность организации пересылок данных с высокой скоростью. Он может выполнять передачи блоков кода или данных между пространствами внутренней и внешней памяти.

Внутренняя память Процессор содержит три блока внутренней памяти, обеспечивающих доступ к ядру с высокой пропускной способностью:

• Память команд L1, состоящая из SRAM и 4-входового наборноассоциативного кэша. В процессорах, содержащих ПЗУ, она также Введение включает область ПЗУ, определяемую пользователем. Доступ к этой памяти осуществляется с полной скоростью процессора.

• Память данных L1, состоящая из SRAM и/или 2-входового наборноассоциативного кэша. Доступ к этому блоку памяти осуществляется с полной скоростью процессора.

• Сверхоперативное ЗУ L1, которое работает с той же скоростью, что память данных и память команд L1, но доступно только как SRAM данных и не может быть сконфигурировано как кэш-память.

Внешняя память Доступ к внешней (расположенной вне кристалла) памяти осуществляется при помощи устройства интерфейса внешней шины. 16-разрядный интерфейс обеспечивает не требующее использования дополнительных микросхем подключение банка синхронного DRAM (SDRAM) и до четырёх банков устройств асинхронной памяти, включая флэш-память, ПЗУ, EPROM, SRAM и устройства ввода/вывода, отображаемые в карте памяти.

PC-133 совместимый контроллер SDRAM может быть запрограммирован на интерфейс с SDRAM объёмом до 128 Мбайт.

Контроллер асинхронной памяти может быть запрограммирован на управление до четырёх банков устройств. Каждый банк занимает сегмент размером 1 Мбайт независимо от размера используемых устройств. Таким образом, банки являются неразрывными, только если каждый из них полностью заполнен памятью объёмом 1 Мбайт.

Пространство памяти ввода/вывода В процессорах Blackfin не определено отдельное пространство ввода/вывода. Все ресурсы отображены в 32-разрядном адресном пространстве. Регистры управления внутренних устройств ввода/вывода отображены в карте памяти по адресам, расположенным в верхней части 4-гигабайтного адресного пространства.

Они разделены на два блока меньшего размера: один из блоков содержит регистры управления всеми функциями ядра, а другой содержит регистры, необходимые для настройки и управления, внутренними периферийными устройствами, располагающимися вне ядра. Регистры, отображённые в карте памяти доступны только в режиме Супервизора. Они представляют собой выделенное пространство внутренних периферийных устройств.

Обработка событий Контроллер событий процессора управляет всеми асинхронными и синхронными событиями, воздействующими на процессор. При обработке событий процессором поддерживается вложение и назначение приоритетов. Вложение допускает одновременную активность нескольких программ обслуживания событий.

1- Назначение приоритетов гарантирует, что прерывание с высоким приоритетом будет обслужено раньше прерывания с более низким приоритетом. Контроллер обеспечивает поддержку пяти различных событий:

• Эмуляция – Вызывает вход процессора в режим Эмуляции, позволяющий задавать команды и управлять процессором по интерфейсу JTAG.

• Сброс – Вызывает сброс процессора.

• Немаскируемое прерывание (NMI, Nonmaskable Interrupt) – Данное событие генерируется программным сторожевым таймером или входным сигналом NMI процессора. Немаскируемое прерывание часто используется в качестве индикатора выключения питания для инициации корректного завершения работы системы.

• Исключения – синхронные с процессом выполнения программы. Таким образом, исключение воспринимается до того, как будет разрешено завершение выполнения команды. Исключения вызываются такими условиями, как нарушения выравнивания данных и неопределённые • Прерывания – асинхронные с процессом выполнения программы. Они вызываются входными выводами, таймерами и другими периферийными устройствами.

Каждый тип события имеет соответствующий регистр, содержащий адрес возврата, и соответствующую команду возврата из события. При регистрации события состояние процессора сохраняется в стек супервизора.

Контроллер событий процессора состоит из двух уровней: контроллера событий ядра (CEC, Core Event Controller) и контроллера прерываний системы (SIC, System Interrupt Controller). CEC и SIC осуществляют назначение приоритетов и управление всеми событиями системы. В целом, прерывания от периферийных устройств поступают в SIC и преобразуются в прерывания общего назначения CEC.

Контроллер событий ядра (CEC) В дополнение к выделенным прерываниям и исключениям контроллер событий ядра поддерживает девять прерываний общего назначения (IVG157). Два прерывания с низшим приоритетом (IVG1514) рекомендуется зарезервировать за обработчиками программных прерываний, оставляя для поддержки периферийных устройств семь входов прерываний с упорядоченными приоритетами.

Контроллер прерываний системы (SIC) Контроллер прерываний системы обеспечивает отображение событий многих периферийных источников прерываний во входы прерываний CEC общего назначения с упорядоченными приоритетами. Хотя в процессоре реализовано отображение по умолчанию, пользователь может изменять соответствия между прерываниями ядра и системы и приоритеты прерываний записью Введение соответствующих значений в регистры назначения прерываний (IAR, Interrupt Assignment Registers).

Поддержка DMA Процессор имеет несколько независимых контроллеров DMA, поддерживающих автоматизированные передачи данных с минимальным вмешательством ядра.

Передачи DMA могут осуществляться между блоками внутренней памяти и любым из периферийных устройств процессора, поддерживающих DMA. Кроме того, передачи DMA могут осуществляться между любым периферийным устройством, поддерживающим DMA, и внешними устройствами, подсоединёнными к интерфейсам внешней памяти, включая контроллер SDRAM и контроллер асинхронной памяти. К периферийным устройствам, поддерживающим DMA, относятся последовательные порты, порт SPI, UART и PPI. Каждое отдельное периферийное устройство, поддерживающее DMA, имеет, по меньшей мере, один выделенный канал DMA.

Контроллер DMA поддерживает и одномерные (1D) и двумерные (2D) передачи DMA. Инициализация передач DMA может осуществляться либо при помощи регистров, либо при помощи набора параметров, называемых блоками дескрипторов.

Функция двумерного DMA поддерживает произвольные размеры строк и столбцов до 64K элементов на 64K элементов, и произвольные размеры шагов по строкам и столбцам до +/- 32K элементов. Более того, размер шага по столбцу может быть меньше размера шага по строке, что позволяет реализовать перемежение потоков данных. Это свойство особенно полезно в видеоприложениях, в которых может осуществляться разделение данных на лету.

Примеры поддерживаемых типов DMA:

• операции с одиночным линейным буфером, обращения к которому прекращаются по завершению передачи;

• передачи с использованием циклического, автоматически обновляемого буфера, по заполнению или частичному заполнению которого вызывается прерывание;

• одномерный и двумерный DMA с использованием связанного списка дескрипторов;

• двумерный DMA с использованием массива дескрипторов, определяющих только базовый адрес DMA в пределах общей страницы.

В дополнение к выделенным каналам DMA периферийных устройств, также имеется отдельный канал DMA типа “память-память”, предназначенный для передач между различными устройствами памяти системы. Его использование позволяет передавать блоки данных между любыми устройствами памяти – включая внешние SDRAM, SRAM, ПЗУ и флэш-память – с минимальным вмешательством процессора. Управление передачами DMA типа “память-память” может осуществляться при помощи очень гибкой методики, основанной на 1- использовании дескрипторов, или стандартного механизма автобуферизации, основанного на использовании регистров.

Устройство интерфейса внешней шины Устройство интерфейса внешней шины (EBIU) процессора реализует интерфейс с разнообразными устройствами памяти индустриального стандарта. Контроллер состоит из контроллера SDRAM и контроллера асинхронной памяти.

Контроллер SDRAM PC Контроллер SDRAM обеспечивает интерфейс с одним банком устройств SDRAM индустриального стандарта или DIMM. Банк, полностью совместимый со стандартом SDRAM PC133, может конфигурироваться на объём от 16 до Мбайт памяти.

Для поддержки банком SDRAM более медленных устройств памяти имеется набор программируемых временных параметров. Банк памяти имеет разрядность 16 разрядов, что позволяет минимизировать количество устройств и снижает стоимость системы.

Асинхронный контроллер Контроллер асинхронной памяти обеспечивает конфигурируемый интерфейс до четырёх раздельных банков памяти или устройств ввода/вывода. Временные параметры каждого банка могут независимо программно устанавливаться. Это свойство позволяет осуществлять интерфейс с разнообразными устройствами памяти, включая SRAM, ПЗУ и флэш-EPROM, а также устройствами ввода/вывода, имеющими интерфейс со стандартными линиями управления памятью. Каждый банк занимает окно размером 1 Мбайт в адресном пространстве процессора. Если окна заняты не полностью, контроллер памяти не делает их непрерывными. Банки имеют разрядность 16 разрядов, что позволяет организовать интерфейс с рядом устройств памяти и устройств ввода/вывода.

Параллельный периферийный интерфейс В процессоре имеется параллельный периферийный интерфейс (PPI, Parallel Peripheral Interface), который позволяет напрямую соединяться с параллельными ЦАП и АЦП, видеокодерами и декодерами стандарта ITU-R 601/656, и периферийными устройствами ввода/вывода общего назначения. PPI включает выделенный вывод входного тактового сигнала, до трёх выводов кадровой синхронизации и до 16 выводов данных. Входной тактовый сигнал допускает параллельную передачу данных со скоростями, достигающими половины тактовой частоты системы.

Введение При работе в режимах ITU-R 656 PPI принимает и разбирает поток 8-разрядных или 10-разрядных элементов данных. Поддерживается внутреннее декодирование встроенной управляющей преамбулы и информации синхронизации.

Поддерживается три различных режима ITU-R 656:

• Приём активной видеоинформации – PPI не выполняет чтение данных, поступающих между символами преамбул Конца Активного Видео (EAV, End of Active Video) и Начала Активного Видео (SAV, Start of Active Video), или данных, присутствующих в течение интервалов обратного хода луча. В данном режиме последовательности управляющих байтов не сохраняются в память;

они фильтруются в PPI.

• Приём информации в интервалах обратного хода кадровой развёртки – PPI используется для передач данных в течение интервала обратного хода кадровой развёртки (VBI, Vertical Blanking Interval), а также информации в течение интервала обратного хода строчной развёртки и последовательности управляющих байтов по строкам VBI.

• Приём полного поля – PPI производит чтение всего поступающего битового потока. Он включает активное видео, последовательности управляющих преамбул и служебные данные, которые могут передаваться во интервалах обратного хода кадровой и строчной развёртки.

Возможности формата выходного сигнала ITU-R 656, явно не поддерживаемые, могут достигаться настройкой структуры всего кадра (включая активное видео, информацию, передаваемую в течение обратного хода развёртки, и информацию управления) в памяти и последовательной передачей данных из PPI в режиме без кадровой синхронизации. Свойства двумерного DMA процессора упрощают осуществление передач подобного типа, позволяя один раз разместить в памяти буфер статического кадра (коды управления и гашения обратного хода) и затем просто обновлять активную видеоинформацию для каждого кадра.

Режимы PPI общего назначения предназначены для удовлетворения потребностей различных приложений передачи и захвата данных. Эти режимы разделены на четыре основные категории, каждая из которых допускает передачу до 16 бит данных за такт PPI_CLK:

• Приём данных с внутренней генерацией кадровой синхронизации • Приём данных с внешней генерацией кадровой синхронизации • Передача данных с внутренней генерацией кадровой синхронизации • Передача данных с внешней генерацией кадровой синхронизации Эти режимы поддерживают соединения с АЦП/ЦАП, а также аппаратную передачу видеоизображения. Многие из режимов поддерживают более одного уровня кадровой синхронизации. По желанию, между установлением сигнала кадровой синхронизации и приёмом/передачей данных может быть добавлена программируемая задержка.

1- Последовательные порты (SPORT) Процессор имеет два двухканальных синхронных последовательных порта (SPORT0 и SPORT1), обеспечивающих последовательные и межпроцессорные соединения. Последовательные порты имеют следующие особенности:

• Двунаправленная работа с поддержкой I2S.

Каждый последовательный порт имеет два набора независимых выводов для передачи и приема, позволяющих организовать восемь каналов стереозвука в формате I2S.

• Порты передачи и приема с буферизацией (глубиной 8 слов).

Каждый порт имеет регистр данных для передачи слов данных в другие процессорные компоненты и приема из них, а также регистры сдвига, соединенные с регистрами данных;

• Тактирование Каждый порт приема и передачи может использовать внешний последовательный тактовый сигнал или генерировать собственный тактовый сигнал в широком диапазоне частот.

• Длина слова Каждый порт поддерживает последовательную передачу слов данных длиной от 3 до 32 разрядов. Данные могут передаваться, начиная со старшего разряда или начиная с младшего разряда.

• Кадровая синхронизация.

Каждый порт передачи и приема может функционировать с сигналами кадровой синхронизации, сопровождающими каждое слово данных, или без них. Сигналы кадровой синхронизации могут генерироваться внутри порта или внешним источником, иметь активный низкий или активный высокий уровень.

Возможна кадровая синхронизация с любой из двух длительностей импульса, а также выбор кадровой синхронизации с опережением или запаздыванием.

• Аппаратное компандирование.

Каждый последовательный порт может выполнять А- или µ-компандирование в соответствии с рекомендацией ITU G.711. Компандирование может выбираться для порта передачи и/или приёма, оно не вносит дополнительных задержек.

• Операция с DMA с непроизводительными затратами в один такт Каждый последовательный порт может автоматически принимать и передавать несколько буферов памяти данных. Процессор может осуществлять связанные передачи или цепочки последовательностей передач DMA между последовательным портом и памятью.

• Прерывания Каждый порт передачи и приема генерирует прерывание после завершения передачи слова данных или после передачи целого буфера с данными или нескольких буферов при помощи DMA.

• Многоканальность Каждый последовательный порт поддерживает работу 128 каналов из 1024канального окна и совместим со стандартами H.100, H.110, MVIP-90 и HMVIP.

Введение интерфейса (SPI-порт) Процессор имеет SPI-совместимый порт, который позволяет процессору соединяться с различными SPI-совместимыми устройствами.

SPI интерфейс имеет три вывода для передачи данных: два вывода данных и один вывод тактового сигнала. Входной сигнал выбора микросхемы SPI позволяет другим SPI-совместимым устройствам выбирать данный процессор, а семь выходных сигналов выбора микросхемы SPI позволяют процессору выбирать другие SPI-совместимые устройства. Выводы выбора SPI являются реконфигурируемыми выводами программируемых флагов. Используя эти выводы, SPI-порт обеспечивает полнодуплексный, синхронный последовательный интерфейс, который поддерживает режимы ведущего и ведомого, а также режим работы в системе с несколькими ведущими.

Скорость передачи данных и фаза/полярность сигналов тактовой синхронизации порта SPI могут программно изменяться. Порт имеет интегрированный контроллер DMA, который конфигурируется таким образом, чтобы поддерживать либо входные, либо выходные потоки данных. В отдельно взятый момент времени контроллер DMA SPI-порта может обслуживать только однонаправленные обращения.

Во время выполнения передач порт SPI одновременно передаёт и принимает данные, осуществляя их последовательный сдвиг по двум линиям данных.

Выборка и сдвиг данных на этих линиях управляются по линии последовательного тактового сигнала.

Таймеры Процессор имеет четыре программируемых таймера общего назначения. Три таймера имеют внешний вывод, который может быть сконфигурирован для использования либо в качестве широтно-импульсного модулятора (PWM, Pulse Width Modulator) или выходного сигнала таймера, либо в качестве входа тактового сигнала таймера, либо в качестве механизма измерения ширины импульса внешнего сигнала. Эти таймеры могут синхронизироваться внешним тактовым сигналом, подаваемым на входной вывод PF1 или PPI_CLK, или внутренним сигналом SCLK.

Таймеры могут использоваться совместно с UART для измерения ширины импульсов в потоке данных, обеспечивая функцию автоматического определения скорости передачи в последовательном канале.

Таймеры могут генерировать прерывания ядра процессора для обеспечения периодической синхронизации по тактовому сигналу процессора или по последовательности внешних сигналов.

1- В дополнение к трём таймерам общего назначения в процессоре также имеется дополнительный четвёртый таймер. Он тактируется внутренним тактовым сигналом процессора и обычно используется в качестве системных часов для генерации периодических прерываний операционной системы.

Порт UART Процессор имеет полудуплексный порт универсального асинхронного приёмникапередатчика (UART, Universal Asynchronous Receiver/Transmitter), полностью совместимый со стандартными портами UART персонального компьютера. Порт UART обеспечивает упрощённый UART-интерфейс с другими периферийными устройствами или хост-процессорами, реализующий полудуплексные асинхронные передачи данных в последовательном режиме с поддержкой DMA.

Порт UART поддерживает использование от 5 до 8 битов данных, 1 или стоповых битов, а также возможность передачи данных без проверки и с проверкой на чётность или нечётность. Порт UART поддерживает два режима работы:

• Запрограммированный ввод/вывод Процессор посылает или принимает данные путём записи в регистры UART, отображённые в карте памяти. При приёме и передаче данные подвергаются двойной буферизации.

• Прямой доступ к памяти (DMA) Передачи принимаемых и передаваемых данных осуществляются контроллером DMA. При этом уменьшается количество и частота прерываний, необходимых для передач данных в память и из памяти.

UART имеет два выделенных канала DMA – для приёма и для передачи.

Вследствие относительно низких скоростей обслуживания эти каналы DMA имеют приоритет, меньший, чем большинство других каналов DMA.

Скорость передачи в бодах, формат последовательно передаваемых данных, состояние и генерация кода ошибки, и прерывания UART могут настраиваться программно, что позволяет поддерживать:

• широкий диапазон скоростей передачи в битах;

• форматы данных от 7 до 12 битов на кадр;

• генерацию маскируемых прерываний процессора при операциях приёма и При использовании порта UART совместно с таймерами общего назначения поддерживается автоматическое определение скорости передачи в канале.

Возможности порта UART, дополнены поддержкой протокола спецификации физического уровня инфракрасного канала последовательной передачи данных (SIR, Serial Infrared Physical Layer Link Specification), разработанного ассоциацией передачи данных по инфракрасному каналу (IrDA®, Infrared Data Association).

Введение Часы реального времени Часы реального времени (RTC, Real-Time Clock) процессора предоставляют набор свойств цифровых часов, включающий функции будильника, секундомера и индикации текущего времени. RTC тактируется внешним кварцевым резонатором с частотой 32,768 кГц. Так как периферия RTC имеет выделенные выводы питания, она может находиться во включённом состоянии и тактироваться, даже когда остальная часть процессора находится в состоянии пониженного потребления мощности. RTC обеспечивает несколько возможных программируемых прерываний, включающих прерывания по секундам, минутам, часам или дням, прерывание программируемого секундомера, или прерывание будильника по наступлению программно заданного времени.

Сигнал частотой 1 Гц получается делением входного тактового сигнала частотой 32,768 кГц в предделителе. Функция счёта таймера осуществляется четырьмя счётчиками: 60-секундным счётчиком, 60-минутным счётчиком, 24-часовым счётчиком и 32768-дневным счётчиком.

При разрешении функции будильника по совпадению значения таймера со значением, запрограммированным в регистре управления будильником, генерируется прерывание. Существует два режима будильника. В первом режиме будильник настраивается на время дня. Во втором режиме будильник настраивается на день и время в течение заданного дня.

Функция секундомера выполняет обратный отсчёт от запрограммированного значения с минутным разрешением. При разрешении функции будильника по достижению счётчиком нуля генерируется прерывание.

Как и остальные периферийные устройства, RTC может выводить процессор из режима Сна или режима Глубокого Сна при генерации любого события RTC. По событиям RTC может производиться также вывод внутреннего стабилизатора напряжения из выключенного состояния.

Сторожевой таймер Процессор содержит 32-разрядный таймер, который может использоваться для реализации функции программного сторожевого таймера. Использование программного сторожевого таймера может повысить устойчивость системы при помощи принудительного перевода процессора в известное состояние путём генерации аппаратного сброса, немаскируемого прерывания (NMI) или прерывания общего назначения, если таймер истекает до того, как он будет сброшен программно. Программист инициализирует счётчик таймера, разрешает соответствующее прерывание и затем разрешает работу таймера. После этого, счётчик должен быть перезагружен программно до достижения им нуля. Это защищает систему от попадания в неизвестное состояние в случае, когда выполнение программы, которая при нормальной работе сбросила бы таймер, останавливается из-за воздействия внешнего шума или программной ошибки.

1- Если сторожевой таймер настроен на генерирование аппаратного сброса, он выполняет сброс и ЦПУ и периферийных устройств. После выполнения сброса программа может определить, являлся ли источником аппаратного сброса сторожевой таймер, путём проверки бита состояния в регистре управления сторожевым таймером.

Таймер работает от тактового сигнала системы (SCLK) с максимальной частотой fSCLK.

Программируемые флаги Процессор имеет 16 двунаправленных выводов программируемых флагов (PF) или ввода/вывода общего назначения, PF[15:0]. Каждый вывод может конфигурироваться индивидуально с использованием регистров прерываний, состояния и управления флагами.

• Регистр управления направлением флага – определяет направление каждого отдельного вывода PFx на вход или выход.

• Регистры состояния и управления флагами – в процессоре реализован механизм “записи-1-для-модификации” (“write-1-to-modify”), позволяющий производить модификацию любой комбинации отдельных флагов одной командой без воздействия на уровень других флагов. Имеются четыре регистра управления. В первый регистр производится запись для установки значений флагов, во второй регистр производится запись для сброса значений флагов, в третий регистр производится запись для изменения значений флагов на противоположные, и в четвёртый регистр производится запись для задания любого числа значений флагов.

Программа осуществляет опрос значений флагов путём чтение регистра состояния • Регистры маскирования прерываний флагов – Два регистра маскирования прерывания флагов позволяют реализовать функцию прерывания процессора для каждого отдельного вывода PFx. Аналогично двум регистрам управления флагами, используемыми для установки и сброса значений отдельных флагов, один регистр маскирования прерывания флагов устанавливает биты, разрешая функцию генерирования прерывания, а другой – сбрасывает биты, запрещая функцию генерирования прерывания. Входные выводы PFx могут быть сконфигурированы таким образом, чтобы генерировать аппаратные прерывания. Выходные выводы PFx могут вызывать программные прерывания.

• Регистры чувствительности прерываний флагов – Два регистра чувствительности прерываний флагов определяют чувствительность отдельных выводов PFx к фронту или уровню и, при чувствительности к фронту, определяют, происходит ли срабатывание по переднему фронту или по обоим фронтам. Один регистр определяет тип чувствительности, другой определяет, к какому фронту чувствителен вывод.

Введение Сигналы тактовой синхронизации Тактирование процессора может осуществляться сигналом внешнего кварцевого резонатора, входным синусоидальным сигналом или буферизированным тактовым сигналом, полученным из сигнала внешнего тактового генератора.

Внешний тактовый сигнал подаётся на вывод CLKIN процессора. В режиме нормальной работы процессора сигнал на входе CLKIN не может фиксироваться, изменяться или иметь частоту ниже определённого значения. Тактовый сигнал должен иметь ТТЛ-совместимые уровни.

Тактовый сигнал ядра (CCLK) и тактовый сигнал периферии системы (SCLK) формируются из входного тактового сигнала (CLKIN). Внутренняя схема фазовой автоподстройки частоты (PLL, Phase Locked Loop) может производить умножение частоты сигнала CLKIN на определяемый пользователем (от 1x до 63x) множитель (ограниченный максимальной и минимальной частотами генератора, управляемого напряжением). По умолчанию используется множитель 10x, который может изменяться при выполнении определённой последовательности команд программы. Изменение частоты на лету может осуществляться записью в регистр PLL_DIV.

Все внутренние периферийные устройства тактируются тактовым сигналом системы (SCLK). Тактовая частота системы программно устанавливается битами SSEL[3:0] регистра PLL_DIV.

Динамическое управление питанием Процессор имеет четыре рабочих режима, каждому из которых соответствует определённый профиль производительности/потребляемой мощности. Кроме того, динамическое управление питанием обеспечивает динамическое изменение напряжения питания ядра процессора, что позволяет осуществить дальнейшее уменьшение рассеиваемой мощности. Управление тактированием каждого периферийного устройства также уменьшает потребление мощности.

Режим работы с полной мощностью (Максимальная производительность) В режиме работы с полной мощностью разрешена работа и использование PLL, что обеспечивает максимальную рабочую частоту. Это состояние является нормальным состоянием выполнения программы, в котором может достигаться максимальная производительность.

1- Активный рабочий режим (Умеренное снижение потребляемой мощности) В активном режиме работа PLL разрешена, но она не используется. Вследствие этого, частота тактового сигнала ядра (CCLK) и тактового сигнала системы (SCLK) равны частоте входного тактового сигнала (CLKIN). При работе в данном режиме возможны изменения отношения частоты выходного сигнала VCO к частоте сигнала CLKIN, однако, до входа в режим работы с полной мощностью они не будут иметь эффекта. В данном режиме возможно осуществление доступов DMA к сконфигурированным соответствующим образом блокам памяти L1.

В активном режиме возможно запрещение работы PLL при помощи регистра управления PLL (PLL_CTL). Если работа PLL запрещена, при переходе в режим работы с полной мощности и режим сна её необходимо разрешить.

Режим сна (Значительное снижение потребляемой мощности) В режиме сна потребление мощности уменьшается за счёт запрещения тактирования ядра процессора (CCLK). Однако в данном режиме продолжается работа PLL и подаётся тактовый сигнал системы (SCLK). Обычно, процессор выводится из режима сна внешним событием или в результате работы часов реального времени. Когда процессор находится в режиме сна, по возникновению любого прерывания он считывает значение бита обхода PLL (BYPASS) в регистре управления PLL (PLL_CTL). Если PLL используется, то процессор переход в режим работы с полной мощностью. Если PLL не используется, процессор переходит в активный режим.

Организация доступов системы к памяти L1 при помощи DMA в режиме сна не поддерживается.

Режим глубокого сна (Максимальное снижение потребляемой мощности) В режиме глубокого сна потребление мощности максимально снижается за счёт запрещения тактовых сигналов ядра процессора и синхронной части системы (CCLK и SCLK). Асинхронные системы, такие как часы реального времени, могут продолжать работу, но не могут осуществлять доступ к внутренним ресурсам или внешней памяти. Вывод процессора из этого режима может быть вызван только прерыванием сброса или асинхронным прерыванием, генерируемым часами реального времени. Если процессор находится в режиме глубокого сна, по асинхронному прерыванию часов реального времени он переходит в активный режим, по установлению активного уровня сигнала RESET в режим работы с полной мощностью.

Введение Стабилизация напряжения Процессор имеет внутренний стабилизатор напряжения, способный формировать уровни внутреннего напряжения (от 0,8 В до 1,2 В) из внешнего напряжения питания (от 2,25 В до 3,6 В). На рис. 1-3 показаны типичные внешние компоненты, необходимые для завершения системы управления питанием.

Стабилизатор управляет уровнями напряжения внутренней логики, которые могут программно изменяться в регистре управления стабилизатором напряжения (VR_CTL) с инкрементом 50 мВ. Внутренний стабилизатор напряжения может быть запрограммирован таким образом, чтобы отключать питание ядра процессора, сохраняя подачу питания устройств ввода/вывода, в целях снижения потребляемой в режиме ожидания мощности. При нахождении в таком состоянии можно сохранять подачу VDDEXT, что устраняет необходимость использования внешних буферов. Также, по желанию пользователя, можно отключать стабилизатор и обходить его (запрещать его использование).

Режимы загрузки Процессор имеет два механизма автоматической загрузки внутренней памяти команд L1 после сброса. Третий режим предназначен для выполнения команд из внешней памяти, не используя последовательность загрузки:

• Выполнение команд из 16-разрядной внешней памяти – выполнение программы начинается с адреса 0x2000 0000, команды упаковываются по бит. В данном режиме загрузочное ПЗУ не используется. Устанавливаются конфигурационные настройки для самого медленного устройства (время удержания – 3 такта, времена доступа чтения/записи – 15 тактов; время предустановки – 4 такта).

• Загрузка из 8- или 16-разрядной внешней флэш-памяти – выполняется программа, расположенная в пространстве памяти загрузочного ПЗУ, которая реализует загрузку из флэш-памяти с использованием банка асинхронной 1- памяти 0. Устанавливаются конфигурационные настройки для самого медленного устройства (время удержания – 3 такта, времена доступа чтения/записи – 15 тактов; время предустановки – 4 такта).

• Загрузка из последовательной EEPROM по SPI (с 8-, 16- или 24-разрядной адресацией) – порт SPI использует выходной вывод PF2 для выбора SPIсовместимого устройства памяти EEPROM, последовательно выдаёт команды чтения по адресам 0x00, 0x0000 и 0x000000 до обнаружения устройства памяти EEPROM с 8-, 16- или 24-разрядной адресацией, и начинает синхронную с тактовым сигналом передачу данных в начало памяти команд L1.

В каждом из режимов загрузки сначала выполняется чтение 10-байтного заголовка из внешней памяти. Заголовок определяет число передаваемых байтов и адрес в памяти, в который будут помещены команды. В любой из процедур загрузки может выполняться загрузка нескольких блоков. После загрузки всех блоков начинается выполнение программы из начала SRAM команд L1. При использовании процессора, содержащего область ПЗУ, определяемую пользователем, загрузочное ПЗУ не используется, и выполнение программы начинается из начала ПЗУ команд L1 (0xFFA0 0000).

Кроме того, программа приложения может устанавливать бит 4 регистра конфигурации при сбросе для обхода (отказа от выполнения) нормальной последовательности загрузки при программном сбросе. В данном случае процессор выполняет переход к началу памяти команд L1.

Также имеется вторичный программный загрузчик, который расширяет возможный набор режимов, добавляя дополнительные механизмы загрузки.

Вторичный загрузчик обеспечивает возможность загрузки из 16-разрядной флэшпамяти, быстрой флэш-памяти, памяти с переменной скоростью передачи и других источников.

Описание набора команд В наборе команд языка ассемблер семейства процессоров ADSP-BF53x применяется алгебраический синтаксис, разработанный для облегчения написания и чтения кода. Команды специально оптимизированы таким образом, чтобы обеспечить гибкий и сжатый набор команд, компилирующийся в код, занимающий очень малый объём памяти. В наборе команд также имеются полностью поддерживаемые многофункциональные команды, позволяющие программисту одновременно использовать многие ресурсы ядра процессора в одной команде. Использование этих свойств набора команд совместно со свойствами, чаще присущими микроконтроллерам, делает его очень эффективным при компиляции исходного кода, написанного на языках С и С++. Кроме того, архитектура процессора поддерживает как Пользовательский режим работы (код приложений/алгоритмов), так и режим Супервизора (ядро операционной системы, драйверы устройств, отладчики, программы обслуживания прерываний), что позволяет организовать несколько уровней доступа к ресурсам ядра.

Язык ассемблер даёт возможность воспользоваться следующими преимуществами уникальной архитектуры процессора:

Введение • Интеграция свойств ЦСП и ЦПУ, оптимизированных для выполнения операций над 8- и 16-разрядными данными • Модифицированная Гарвардская архитектура с использованием многозадачности и принципа “загрузки регистров/сохранения в памяти” (load/store), поддерживающая выполнение за один такт двух операций умножения/накопления с 16 разрядными операндами или четырёх операций регистра/сохранения в память + два обновления указателей • Все регистры, устройства ввода/вывода и память отображены в унифицированном 4-гигабайтном пространстве памяти, что упрощает модель программирования • Свойства микроконтроллера, такие как манипуляция, внесение и извлечение произвольных битов и битовых полей; операции над 8-, 16- и 32-разрядными целочисленными данными; раздельные указатели пользовательского стека и стека супервизора.

Дополнительные возможности уплотнения кода включают смешивание 16- и 32разрядных команд без переключения режима или изоляции отдельных частей кода. Часто используемые команды кодируются 16 битами.

Средства разработки Процессор поддерживается полным набором средств разработки программного и аппаратного обеспечения CrossCore, включающим эмуляторы производства Analog Devices и среду разработки VisualDSP++. Те же аппаратные эмуляторы, которые поддерживают другие продукты Analog Devices, полностью эмулируют процессоры семейства ADSP-BF53x.

Среда разработки проектов VisualDSP++ позволяет программистам разрабатывать и выполнять отладку приложений. Эта среда включает лёгкий в использовании ассемблер, основанный на алгебраическом синтаксисе, архиватор(средство создания библиотек), компоновщик, загрузчик, потактовый симулятор уровня команд, компилятор С/С++ и библиотеку исполняемых функций С/С++, включающую математические функции и функции ЦОС. Ключевой особенностью средств разработки программного обеспечения является эффективность кода, написанного на языках С/С++. Компилятор разработан таким образом, чтобы эффективно транслировать С/С++ код в ассемблер процессора Blackfin. Процессор Blackfin имеет архитектурные особенности, улучшающие эффективность компилированного С/С++ кода.

При отладке как С/С++ программ, так и программ на языке ассемблера в отладчике среды VisualDSP++ программист может:

• просматривать смешанный код на С/С++ и языке ассемблера (с перемежением исходной и объектной информации);

• устанавливать точки останова;

• устанавливать условные точки останова по содержимому регистров, памяти и стеков;

• производить трассировку выполнения команд;

1- • выполнять линейное или статистическое профилирование выполнения программы;

• заполнять, выгружать и графически отображать содержимое памяти;

• выполнять отладку на уровне исходной программы;

• создавать собственные окна отладчика.

Интегрированная среда разработки (IDE, Integrated Development Environment) VisualDSP++ позволяет программисту определять процесс разработки программного обеспечения и управлять им. Диалоговые окна и страницы свойств среды позволяют программисту конфигурировать и управлять всем возможностями средств разработки, включая выделение цветом синтаксических конструкций в редакторе VisualDSP++. Эти возможности позволяют программисту:

• управлять процессом обработки входной информации и формирования выходной информации средствами разработки;

• поддерживать однозначное соответствие свойств, задаваемых в диалоговых окнах и страницах свойств, с ключами командной строки.

Ядро операционной системы VisualDSP++ (VDK, VisualDSP++ Kernel) включает возможности планирования и управления ресурсами, специфичные для адресации памяти и временных ограничений при программировании ЦСП. Эти свойства позволяют инженерам боле эффективно разрабатывать код, устраняя необходимость начинать разработку нового приложения с нуля. Свойства VDK включают поддержку потоков, критических и незапланированных областей, семафоров, событий и флагов устройств.VDK также поддерживает основанное на приоритетах, упреждающее, кооперативное планирование и планирование процессов с квантованием времени. Кроме того, VDK разрабатывалось как масштабируемая операционная система. Если приложение не использует определённое свойство, то код, реализующий это свойство, исключается из разрабатываемой системы.

Так как VDK является библиотекой, решение о его применении оставляется на усмотрение разработчика. VDK интегрировано в среду разработки VisualDSP++, однако оно также может использоваться совместно со стандартными средствами командной строки. Среда разработки VDK помогает в управлении ресурсами системы, автоматизируя генерацию различных объектов, основанных на VDK, и визуализируя состояние системы в течение процесса отладки приложения.

Эмуляторы производства Analog Devices используют порт доступа тестирования JTAG IEEE 1149.1 процессора для наблюдения и управления процессором на отлаживаемой плате при эмуляции. Эмулятор обеспечивает полноскоростную эмуляцию, позволяющую отслеживание состояния и модификацию памяти, регистров и стеков процессора.

Внутрисхемная эмуляция без вмешательства в работу процессора обеспечивается использованием интерфейса JTAG – эмулятор не влияет на нагрузку или временные характеристики тестируемой системы.

В дополнение к средствам разработки программного и аппаратного обеспечения, предлагаемым фирмой Analog Devices, имеется широкий спектр средств, Введение поддерживающих семейство процессоров Blackfin, предоставляемых третьими сторонами. Аппаратные средства включают автономные оценочные платы ADSPBF533 EZ-KIT Lite. Программное обеспечение, предлагаемое третьими сторонами, включает библиотеки ЦОС, операционные системы реального времени и средства разработки блок-схем.

1-

2 ВЫЧИСЛИТЕЛЬНЫЕ

УСТРОЙСТВА

Вычислительные устройства процессора выполняют обработку данных в алгоритмах ЦОС и общего управления. Процессор содержит шесть вычислительных устройств: включают два арифметико-логических устройства (АЛУ), два умножителя/накопителя (умножителя), устройство сдвига и набор видео АЛУ. Эти устройства получают данные из регистров регистрового файла данных. Вычислительные команды этих устройств обеспечивают выполнение операций с фиксированной точкой, каждая вычислительная команда может быть выполнена за один такт работы процессора.

Вычислительные устройства выполняют различные типы операций. АЛУ выполняют арифметические и логические операции. Умножители выполняют умножение и операции умножения/сложения и умножения/вычитания. Устройство сдвига выполняет операции логического и арифметического сдвига, упаковки и извлечения битов. Видео АЛУ выполняют логические SIMD (Single Instruction Multiple Data) операции над определёнными 8-разрядными операндами.

Вычислительные устройства принимают и передают данные через регистровый файл данных, состоящий из восьми 32-разрядных регистров. В операциях, требующих использования 16-разрядных операндов, регистры разбиваются на пары, обеспечивая возможность использования шестнадцати 16-разрядных регистров.

Доступ к регистровому файлу данных обеспечивается командами языка ассемблера процессора. Синтаксис ассемблера позволяет осуществлять перемещение данных с помощью этих регистров и одновременно определять формат данных, используемых при вычислениях.

Структура изложения материалов в других разделах этой главы следует из рис.

2-1. Сначала приводится описание каждого вычислительного устройства, которое содержит подробную информацию о принципах его работы и сопровождается обзором набора вычислительных команд. Детальное изучение организации вычислительных устройств, регистровых файлов и шин данных позволяет лучше понять процесс обработки данных при вычислениях. В заключение рассматриваются расширенные возможности параллельного выполнения команд процессором и раскрываются преимущества использования многофункциональных команд.

На рис. 2-1 показана взаимосвязь между регистровым файлом данных и вычислительными устройствами – умножителями, АЛУ и устройством сдвига.

Вычислительные устройства Простые (однофункциональные) команды умножителя, АЛУ и устройства сдвига имеют неограниченный доступ к регистрам регистрового файла данных.

Многофункциональные операции могут иметь ограничения, описываемые в разделе, посвящённом данному режиму вычислений.

Два дополнительных регистра, А0 и А1, содержат 40-разрядные результаты аккумулятора. Эти регистры являются выделенными регистрами АЛУ и предназначены в основном для реализации умножения-накопления.

Традиционные режимы арифметических операций, такие как целочисленный и дробный, явно указываются в команде. Режимы округления устанавливаются в регистре ASTAT, в который также записываются флаги состояния/условия результатов вычислительных операций.

Использование форматов данных Процессоры ADSP-BF53x являются 16-разрядными процессорами, выполняющими операции над данными с фиксированной точкой. В большинстве операций используется представление чисел в дополнительном коде, а также беззнаковые числа и простые двоичные строки. Кроме того, существуют команды, 2- поддерживающие выполнение арифметических операций с 32-разрядными целыми числами, а также специальные возможности работы с 8-разрядными числами и числами в формате с блочной плавающей точкой. Подробная информация об используемых форматах приведена в приложении D “Форматы представления чисел”.

В арифметических операциях процессоров семейства ADSP-BF53x знаковые числа всегда представлены в дополнительном коде. В этих процессорах не используются форматы величины со знаком, поразрядного дополнения, двоично-десятичные числа или избыточный код.

Двоичная строка Формат двоичной строки является самой простой формой двоичной записи; в данном формате шестнадцать бит обрабатываются как битовая комбинация.

Примерами вычислений с использованием этого формата являются логические операции: NOT, AND, OR, XOR. В этих операциях АЛУ операнды обрабатываются как двоичные строки без учёта информации о знаковом бите или размещении двоичной точки.

Беззнаковые числа Беззнаковые двоичные числа могут рассматриваться как положительные числа, имеющие значение приблизительно равное удвоенному значению знакового числа той же длины. Процессор обрабатывает младшие слова (least significant words) чисел с повышенной точностью как беззнаковые числа.

Знаковые числа: дополнительный код В арифметике процессора ADSP-BF53x термин знаковый относится к числам, представленным в дополнительном коде. Большинство операций процессоров семейства Blackfin предполагает или поддерживает арифметику в формате двоичного дополнения.

Представление дробных чисел в формате 1. Арифметика процессора ADSP-BF53x оптимизирована для работы с числами в дробном двоичном формате, обозначаемом 1.15 (“один точка пятнадцать”). В формате 1.15 один знаковый бит (старший бит, MSB) и пятнадцать битов дробной части используются для представления диапазона значений от -1 до 0.999969.

На рис. 2-2 показаны веса битов для чисел в формате 1.15, а также несколько примеров записи чисел в формате 1.15 и их десятичные эквиваленты.

Вычислительные устройства Регистровые Файлы Вычислительные устройства процессора имеют три категории групп регистров – регистровый файл данных, регистровый файл указателей и набор регистров генератора адреса данных (DAG):

• регистровый файл данных принимает операнды для вычислительных устройств по шине данных, и в него помещаются результаты вычислений;

• регистровый файл указателей содержит указатели, используемые в операциях адресации;

• регистры DAG представляют собой набор выделенных регистров, предназначенных для организации циклических буферов с нулевыми непроизводительными затратами в операциях ЦОС.

Дополнительную информацию см. в главе 5 “Генераторы Адреса Данных”.

Регистровые файлы процессора показаны на рис. 2-3.

2- В процессоре слово (word) имеет длину 32 разряда; H обозначает старших разрядов 32-разрядного регистра; L обозначает 16 младших разрядов 32-разрядного регистра. Например, A0.W содержит младшие разряда 40-разрядного регистра A0; A0.L содержит младшие 16 разрядов A0.W, A0.H содержит старшие 16 разрядов A0.W.

Регистровый файл данных Регистровый файл данных состоит из восьми 32-разрядных регистров. Каждый регистр может быть представлен как пара независимых 16-разрядных регистров старшей и младшей половин регистра. Таким образом, 32-разрядный регистр R может рассматриваться как две независимые половины регистра, R0.L и R0.H.

Регистровый файл соединён с памятью данных L1 тремя отдельными шинами (две используются для чтения, одна – для записи), разрядностью по 32 разряда каждая.

На каждом такте работы процессора между регистровым файлом данных и памятью данных может передаваться до четырёх 16-разрядных слов достоверных данных.

Регистры аккумуляторов В дополнение к регистровому файлу данных в процессоре имеется два выделенных 40-разрядных регистра аккумулятора. К каждому из них можно обращаться как к его 16-разрядной младшей (An.L) или старшей (An.H) половине с 8-разрядным расширением (An.X). Кроме того, к каждому из этих регистров можно обращаться как к 32-разрядному регистру (An.W), содержащему младшие 32 разряда, или как к полному 40-разрядному регистру результата (An).

Регистровый Файл Указателей Регистры указателей адреса общего назначения, также называемые P-регистрами, сгруппированы следующим образом:

• 6-элементный файл P-регистров P[5:0];

• указатель кадра (FP), используемый в качестве указателя на запись активации текущей процедуры;

• регистр указателя стека (SP), являющийся указателем на последнюю задействованную позицию в стеке исполняемой программы. См. описание регистров, зависящих от режима, в главе 3 “Рабочие режимы и состояния”.

P-регистры имеют разрядность 32 разряда. Хотя P-регистры используются в первую очередь для вычислений адреса, они также могут использоваться в ограниченном наборе арифметических операций над целыми числами, например, для организации счётчиков. Однако, в отличие от регистров данных, арифметические операции с использованием P-регистров не влияют на флаги состояния в регистре арифметического состояния (ASTAT).

Вычислительные устройства Набор регистров генератора адреса данных При адресации команды ЦСП в первую очередь используют набор регистров генератора адреса данных (DAG). Набор регистров DAG состоит из следующих регистров:

• I[3:0] содержат адреса и выполняют функцию указателей;

• M[3:0] содержат значения модификации;

• B[3:0] содержат базовые адреса;

• L[3:0] содержат значения длины.

Разрядность всех регистров DAG – 32 разряда. Регистры I (индексные) и B (базового адреса) всегда содержат адреса 8-разрядных байтов в памяти.

Индексный регистр содержит эффективный адрес. Регистры M (модификации) содержат величину смещения, которая прибавляется к содержимому одного из индексных регистров или вычитается из него.

Регистры B (базового адреса) и L (длины) задают параметры циклических буферов. B-регистр содержит начальный адрес буфера, L-регистр содержит его длину в байтах. Каждая пара L- и B-регистров используется совместно с соответствующим I-регистром. Например, L0 и B0 всегда соответствуют регистру I0. Однако любой M-регистр может использоваться совместно с любым I-регистром. Например, регистр I0 может модифицироваться регистром M3.

Дополнительную информацию см. в главе 5 “Генераторы Адреса Данных”.

Обзор команд Регистрового Файла В таблице 2-1 приведены команды регистрового файла. Дополнительную информацию о синтаксисе языка ассемблера см. в Справочном руководстве по набору команд процессора Blackfin ADSP-BF53x.

В таблице 2-1 используются следующие обозначения:

• Allreg – R[7:0], P[5:0], SP, FP, I[3:0], M[3:0], B[3:0], L[3:0], A0.X, A0.W, A1.X, A1.W, ASTAT, RETS, RETI, RETX, RETN, RETE, LC[1:0], LT[1:0], LB[1:0], USP, SEQSTAT, SYSCFG, EMUDAT, CYCLES и CYCLES2.

• An – регистр результата любого АЛУ, A0 или A1.

• Dreg – любой регистр Регистрового Файла Данных.

• Sysreg – регистры системы: ASTAT, SEQSTAT, SYSCFG, RETI, RETX, RETN, RETE или RETS, LC[1:0], LT[1:0], LB[1:0], EMUDAT, CYCLES • Preg – любой регистр Указателя, регистр FP или SP.

• Dreg_even – R0, R2, R4 или R6.

• Dreg_odd – R1, R3, R5 или R7.

• DPreg – любой регистр Регистрового Файла Данных или любой регистр Указателя, регистр FP или SP.

• Dreg_lo младшие 16 разрядов любого регистра Регистрового Файла • Dreg_hi старшие 16 разрядов любого регистра Регистрового Файла 2- • An.L младшие 16 разрядов аккумулятора A0.W или A1.W.

• An.H старшие 16 разрядов аккумулятора A0.W или A1.W.

• Dreg_byte младшие 8 разрядов каждого регистра Данных.

• Опция (X) дополнение знаковыми разрядами.

• Опция (Z) дополнение нулями.

• Символ “*” флаг может быть установлен или сброшен в зависимости от результата выполнения команды • Символ “**” флаг сбрасывается.

• Символ “” операция не влияет на флаги.

Таблица 2-1. Обзор команд Регистрового Файла.

An = An ;

An = Dreg ;

Dreg_even = A0, Dreg_odd =A1 ;

Dreg_odd = A1, Dreg_even = A0 ;

IF CC DPreg = DPreg ;

IF ! CC DPreg = DPreg ;

An.X = Dreg_lo ;

An.L = Dreg_lo ;

An.H = Dreg_hi ;

Dreg_hi = A1 ;

Dreg_lo = A0 ;

Dreg_lo = A0 ;

Dreg_hi = A1 ;

Предупреждение: Не все комбинации регистров допустимы. Подробную информацию см. в функциональном описании команды Move Register в Справочном руководстве по набору команд процессора Blackfin ADSPBF53x.

Вычислительные устройства Типы данных Процессор поддерживает 32-разрядные слова, 16-разрядные полуслова и байты.

32- и 16-разрядные слова могут представлять целые или дробные числа, байты всегда представляют целые числа. Целые числа могут быть знаковыми или беззнаковыми, дробные числа всегда являются знаковыми.

В таблице 2-2 приведены форматы данных, находящихся в памяти, регистровом файле и аккумуляторах. Буква “d” в таблице соответствует одному биту, буква “s” – одному знаковому биту.

Некоторые команды манипулируют данными в регистрах, дополняя их знаковыми разрядами или нулями до 32 разрядов, следующим образом:

• команды дополняют нулями беззнаковые данные;

• команды дополняют знаковыми разрядами знаковые 16-разрядные полуслова и 8-разрядные байты.

Остальные команды обращаются с данными как с 32-разрядными числами. Кроме того, двумя 16-разрядными полусловами или четырьмя 8-разрядными байтами можно манипулировать как 32-разрядными величинами. Более подробную информацию см. в описании команд в Справочном руководстве по набору команд процессора Blackfin ADSP-BF53x.

В таблице 2-2 используются следующие обозначения:

• s = знаковый бит (биты) • d = бит (биты) данных • “.” = условная позиция десятичной запятой; в явном виде десятичная запятая в записи числа не присутствует.

• наклонным шрифтом выделяются биты, источник которых отличается от источника смежных с ними битов.

Таблица 2-2. Форматы данных Формат Представление в памяти Представление в 32-разрядном регистре Беззнаковое слово в dddd dddd dddd dddd dddd dddd dddd dddd dddd dddd dddd dddd Знаковое слово в формате sddd dddd dddd dddd dddd sddd dddd dddd dddd dddd dddd dddd Знаковое полуслово в формате 16. Знаковый байт в формате 8. 2- Знаковое дробное число в формате 1. Беззнаковое дробное число.dddd dddd dddd dddd dddd.dddd dddd dddd dddd dddd dddd dddd Знаковое дробное число в s.ddd dddd dddd dddd dddd s.ddd dddd dddd dddd dddd dddd dddd Упакованный беззнаковый dddd dddd dddd dddd dddd dddd dddd dddd dddd dddd dddd dddd Упакованное беззнаковое дробное число в формате 0. Упакованное знаковое в формате 1. Порядок следования байтов Доступ к внутренней и внешней памяти производится в формате с порядком следования байтов, начиная с младшего (little-endian byte order). Дополнительную информацию см. в разделе “Модель транзакций памяти” в главе 6.

Типы данных АЛУ Операнды и результаты операций каждого АЛУ, за исключением примитива знакового деления (DIVS), обрабатываются либо как 16- либо как 32-разрядные двоичные строки. При формировании битов состояния результата АЛУ результаты обрабатываются как знаковые числа; состояние указывается флагами переполнения (AV0, AV1) и флагом отрицательного результата (AN). Каждое АЛУ имеет собственный “залипающий” флаг состояния переполнения, AV0S и AV1S.

Если эти биты устанавливаются, их значение остаётся неизменным до осуществления сброса непосредственной записью в регистр ASTAT.

Дополнительный флаг V устанавливается или сбрасывается в зависимости от передачи результата из обоих аккумуляторов в регистровый файл. Кроме того, одновременно с битом V устанавливается “залипающий” бит VS, который остаётся в установленном состоянии до принудительного сброса.

Логика формирования битов переполнения (V, VS, AV0, AV0S, AV1, AV1S) основана на правилах арифметики чисел в дополнительном коде. Бит или набор битов устанавливается в случае, когда получаемое значение старшего разряда отличается от значения, ожидаемого на основании знаков операндов и типа операции. Например, при сложении двух положительных чисел должен формироваться положительный результат; изменение в знаковом бите означает переполнение и приводит к установке соответствующих флагов переполнения, Вычислительные устройства AVn. Сложение отрицательного и положительного числа может дать как положительный, так и отрицательный результат, но не может привести к переполнению.

Логика формирования битов переноса (AC0, AC1) основана на правилах арифметики беззнаковых чисел. Бит устанавливается, когда происходит перенос из 16-го разряда (MSB). Биты переноса (AC0, AC1) наиболее полезны при их формировании в результате операций над младшими частями составных слов.

На основании результатов АЛУ генерируется информация о состоянии.

Дополнительную информацию об использовании состояния АЛУ см. в разделе “Обзор команд АЛУ”.

Типы данных умножителя Результатами операций каждого умножителя являются двоичные строки. Тип входных данных интерпретируется в соответствии с информацией, задаваемой в теле самой команды (умножение знакового числа на знаковое, беззнакового на беззнаковое, знакового на беззнаковое, или округление). Предполагается, что 32разрядный результат операций умножителей является знаковым; он дополняется знаковыми разрядами до 40-разрядного значения (полной разрядности регистров A0 или A1).



Pages:   || 2 | 3 | 4 | 5 |   ...   | 11 |
 


Похожие работы:

«Информационный лист 800F Кнопки 22,5 мм Обзор продукции Пластиковые и металлические органы управления из Содержание 0 информационного листа 800F См. ниже. Монтажное отверстие 22,5 мм IP65/66, тип 4/4X/13 Органы управления международного стандарта СОДЕРЖАНИЕ Описание Страница Страница Описание 5 Технические характеристики Быстрый подбор Пусковые кнопки, мгновенного срабатывания С двумя функциями, мгновенного срабатывания, с подсветкой. 10- Без подсветки — утопленные, выступающие, защищенные....»

«Содержание: Введение... 3 1. Организационно-правовое обеспечение образовательной деятельности. 4 2. Система управления образовательным учреждением. 6 3. Структура подготовки специалистов.. 7 4. Содержание подготовки выпускников.. 8 4.1 Профессиональные образовательные программы 4.2 Учебные планы 4.3 Рабочие программы дисциплин 4.4 Программы и требования к итоговой государственной аттестации выпускников 4.5 Организация учебного процесса 4.6 Учебно-методическая документация 4.7 Состояние...»

«Б. Н. МОРОЗОВ. СКАЗАНИЕ ОБ УСПЕНСКОМ МОНАСТЫРЕ Диссертации на темы русской церковной истории, защищенные в научных учреждениях Российской Федерации в 2004–2005 годах * 2004 г. Александрова, Вера Геннадьевна. Влияние христианского учения на развитие гуманистической педагогической традиции XVII–XX веков. Дис сертация на соискание ученой степени доктора педагогических наук, выпол нена в Московском городском педагогическом университете. Алленов, Андрей Николаевич. Власть и Церковь в русской...»

«A/AC.105/L.269 Организация Объединенных Наций Генеральная Ассамблея Distr.: Limited 11 June 2007 Russian Original: English Комитет по использованию космического пространства в мирных целях Пятидесятая сессия Вена, 6-15 июня 2007 года Проект доклада Глава I Введение 1. Комитет по использованию космического пространства в мирных целях провел свою пятидесятую сессию с 6 по 15 июня 2007 года в Вене. Должностными лицами Комитета являлись: Председатель: Жерар Браше (Франция) Первый заместитель...»

«Проект Bioversity International/UNEP–GEF In situ/On farm сохранение и использование агробиоразнообразия плодовые культуры и их дикие сородичи) в Центральной Азии (компонент Таджикистана) Институт садоводства и овощеводства Таджикской Академии сельскохозяйственных наук Камолов Н., Ахмедов Т.А., Назиров Х.Н. Технология выращивания абрикоса Душанбе – 2010г. В данной публикации изложены результаты реализации регионального проекта In situ/On farm сохранение и использование агробиоразнообразия...»

«МИНИСТЕРСТВО ТРАНСПОРТА РОССИЙСКОЙ ФЕДЕРАЦИИ ФЕДЕРАЛЬНАЯ СЛУЖБА ПО НАДЗОРУ В СФЕРЕ ТРАНСПОРТА Эталон Управление надзора ПЛГГВС ФСНСТМТРФ ТЕХНОЛОГИЧЕСКИЕ УКАЗАНИЯ по техническому обслуживанию самолетов Ан-24, Ан-26, Ан-30 всех модификаций ОПЕРАТИВНЫЕ ФОРМЫ Выпуски 1.00..1.13,1.20 Издание исправленное и дополненное Ростя-на-Дону 2006 МИНИСТЕРСТВО ТРАНСПОРТА РОССИЙСКОЙ ФЕДЕРАЦИИ ФЕДЕРАЛЬНАЯ СЛУЖБА ПО НАДЗОРУ В СФЕРЕ ТРАНСПОРТА ТЕХНОЛОГИЧЕСКИЕ УКАЗАНИЯ по техническому обслуживанию самолетов Ан-24,...»

«ПРОИЗВОДСТВО БИОГАЗА 113 СОДЕРЖАНИЕ КРАТКОЕ ОБОСНОВАНИЕ 1. ТЕХНИЧЕСКИЙ ПОТЕНЦИАЛ БИОГАЗОВОГО СЕКТОРА 2. БИОГАЗОВЫЕ ТЕХНОЛОГИИ 2.1. Местный опыт по разработке и созданию биогазовых реакторов 2.2. Полученные уроки 3. КАПИТАЛЬНЫЕ И ЭКСПЛУАТАЦИОННЫЕ ЗАТРАТЫ И ЗАТРАТЫ НА ТЕХОБСЛУЖИВАНИЕ МОДЕЛЬНЫХ ПРОЕКТОВ 3.1. Мезофильные модельные проекты 3.2. Термофильные модельные проекты 4. ЭКОНОМИЧЕСКИЙ АНАЛИЗ ПРОИЗВОДСТВА БИОГАЗА 5. ФИНАНСОВАЯ ЖИЗНЕСПОСОБНОСТЬ ПРОЕКТОВ ПО ВЫРАБОТКЕ БИОГАЗА. 134 6. АНАЛИЗ...»

«Краткое руководство по LifeSize Passport В данном руководстве поясняется, как пользоваться LifeSize Passport для осуществления вызовов и управления ими. В нем также описываются варианты конфигурации, доступные пользователям. Замечания к версии, технические записки и сопутствующие технические публикации доступны на странице поддержки LifeSize. Компоненты системы Перед использованием системы LifeSize Passport ознакомьтесь с ее компонентами. Камера и микрофон Система LifeSize Passport включает...»

«К ЮБИЛЕЮ Г.С. БАТЫГИНА КАРьЕРА, эТОС И НАУЧНАя БИОГРАфИя: К СЕмАНТИКЕ АВТОБИОГРАфИЧЕСКОГО НАРРАТИВА Г.С. Батыгин1 Биографическое повествование подчинено некоторым архетипическим схемам запоминания мест, событий и образов. Эти схемы, в отличие от мнемотехнических схем запоминания в эпоху, предшествовавшую изобретению книгопечатания, где манипуляции с памятными образами должны были захватывать всю душу целиком [7, с. 6], воспроизводятся в институциональных образцах, заданных коллективными...»

«ГОСТ Р ИСО 13496 (Проект, первая редакция) Федеральное агентство по техническому регулированию и метрологии НАЦИОНАЛЬНЫЙ ГОСТ Р ИСО 13496 СТАНДАРТ (Проект, РОССИЙСКОЙ первая редакция) ФЕДЕРАЦИИ МЯСО И МЯСНЫЕ ПРОДУКТЫ Обнаружение красителей. Метод тонкослойной хроматографии ISO 13496: Meat and meat products —Detection of colouring agents – Method using Thin-layer chromatography (IDT) Настоящий проект стандарта не подлежит применению до его утверждения Москва Стандартинформ 20_ Предисловие ГОСТ Р...»

«Министерство образования и науки Российской Федерации Волжский политехнический институт (филиал) ГОУ ВПО Волгоградский государственный технический университет АННОТАЦИИ ДИСЦИПЛИН И ПРАКТИК К УЧЕБНОМУ ПЛАНУ Подготовки бакалавра по направлению 221700.62 Стандартизация и метрология профиль Стандартизация и сертификация Квалификация (степень) бакалавр Срок обучения - 4 года (очная форма обучения) Для студентов приема с 2011 года Волжский 2011 ИСТОРИЯ Целью изучения дисциплины является формирование...»

«ВЕСТНИК НАЦИОНАЛЬНОГО ТЕХНИЧЕСКОГО УНИВЕРСИТЕТА ХПИ Сборник научных трудов Тематический выпуск 45‘2008 Проблемы совершенствования электрических машин и аппаратов Издание основано Национальным техническим университетом Харьковский политехнический институт в 2001 году Государственное издание Свидетельство Госкомитета по информационной политике Украины КВ № 5256 от 2 июля 2001 года КООРДИНАЦИОННЫЙ СОВЕТ: РЕДАКЦИОННАЯ КОЛЛЕГИЯ: Председатель Ответственный редактор: Л.Л. Товажнянский, д-р техн. наук,...»

«Постановление Правительства РФ от 30 января 2002 г. N 74 Об утверждении Единого реестра ученых степеней и ученых званий и Положения о порядке присуждения ученых степеней (с изменениями от 12 августа 2003 г.) Во исполнение настоящего постановления издан приказ Минобразования РФ от 4 марта 2002 г. N 675 В соответствии со статьей 4 Федерального закона О наук е и государственной научно-технической политике Правительство Российской Федерации постановляет: 1. Утвердить и ввести в действие с 15 мая...»

«A/AC.105/C.1/L.288 Организация Объединенных Наций Генеральная Ассамблея Distr.: Limited 4 December 2006 Russian Original: English/Spanish Комитет по использованию космического пространства в мирных целях Научно–технический подкомитет Сорок четвертая сессия Вена, 12-23 февраля 2007 года Пункт 11 предварительной повестки дня* Проведение в 2007 году Международного гелиофизического года Доклады о национальных и региональных мероприятиях, имеющих отношение к проведению в 2007 году Международного...»

«Разработка постоянно действующей Концепции Обращения с Отходами (КОО) для Ханты-Мансийска, Россия Итоговый Доклад Апрель 2012   2  КОО для Ханты-Мансийска – Итоговый Доклад ВЫХОДНЫЕ ДАННЫЕ: Авторы: Д.т.н. Бертрам Цвизеле (ARGUS e.V.) Д.т.н. Юлия Каацке (Берлинский технический университет) Проф., д.н., Берндт-Михаэль Вильке (Берлинский технический университет) Финансирование проекта: Финансовая поддержка проекта на 80% осуществлялась Федеральным министерством окружающей среды (BMU) в рамках...»

«Культурная и гуманитарная география www.gumgeo.ru НОВЫЕ ГОРИЗОНТЫ КАРТОСЕМИОТИКИ Александр Сергеевич Володченко, доктор технических наук (Dr.-Ing.), доцент Института картографии Дрезденского технического университета (Германия) E-mail: Alexander.Wolodtschenko@tu-dresden.de В статье представлены особенности и перспективы картосемиотики как дисциплины; выделены её ключевые понятия, институциональные формы проявления; намечены некоторые перспективные направления (семиотика атласов). Ключевые...»

«A. N. BIRBRAER А. J. ROLEDER EXTREME ACTIONS ON STRUCTURES Saint Petersburg Publishing House of the Politechnical University 2009 А. Н. БИРБРАЕР А. Ю. РОЛЕДЕР ЭКСТРЕМАЛЬНЫЕ ВОЗДЕЙСТВИЯ НА СООРУЖЕНИЯ Санкт-Петербург Издательство Политехнического университета 2009 УДК 624.04 ББК 38.112 Б 64 Рецензент – Заслуженный деятель науки и техники РСФСР, доктор технических наук, профессор СПб ГПУ А. В. Тананаев Бирбраер А. Н. Экстремальные воздействия на сооружения / А. Н. Бирбраер, А. Ю. Роледер. – СПб. :...»

«ДИРЕКТИВА СОВЕТА 2002/60/ЕС от 27 июля 2002 года, формулирующая специальные положения по борьбе с африканской чумой свиней и вносящая поправки в Директиву 92/119/ЕЕС в отношении болезни Тешена и африканской чумы свиней (Текст имеет отношение к ЕЭЗ) СОВЕТ ЕВРОПЕЙСКОГО СОЮЗА, Принимая во внимание Договор, учреждающий Европейское Сообщество, Принимая во внимание Директиву Совета 92/119/ЕЕС от 17 декабря 1992 года, вводящую основные меры Сообщества по борьбе с определенными болезнями животных и...»

«6302 7354 – 06/2003 RU Сервисный уровень Инструкция по монтажу и техническому обслуживанию Специальный газовый отопительный котел Logano G124 WS Внимательно прочитайте перед монтажом и техническим обслуживанием Предисловие Оборудование соответствует основным требованиям соответствующих европейских нормативных документов. Соответствие подтверждено. Необходимые документы и оригинал декларации о соответствии хранятся на фирме-изготовителе. Об этой инструкции В этой инструкции приведены применяемые...»

«Оглавление. 1. ЦЕЛИ И ЗАДАЧИ ДИСЦИПЛИНЫ – ОСНОВЫ СОЦИАЛЬНОЙ МЕДИЦИНЫ, ЕЕ МЕСТО В СТРУКТУРЕ ОНОВНОЙ ОБРАЗОВАТЕЛЬНОЙ ПРОГРАММЫ. 3 2. КОМПЕТЕНЦИИ ОБУЧАЮЩЕГОСЯ, ФОРМИРУЕМЫЕ В РЕЗУЛЬТАТЕ ОСВОЕНИЯ ДИСЦИПЛИНЫ – ОСНОВЫ СОЦИАЛНОЙ МЕДИЦИНЫ..3 3. ОБЪЕМ ДИСЦИПЛИНЫ И ВИДЫ УЧЕБНОЙ РАБОТЫ..4 4. СОДЕРЖАНИЕ ДИСЦИПЛИНЫ..4 4.1. Лекционный курс..4 4.2. Практические занятия..7 4.3. Самостоятельная внеаудиторная работа студентов...10 5. МАТРИЦА РАЗДЕЛОВ УЧЕБНОЙ ДИСЦИПЛИНЫ И ФОРМИРУЕМЫХ В НИХ ОБЩЕКУЛЬТУРНХ И...»














 
© 2014 www.kniga.seluk.ru - «Бесплатная электронная библиотека - Книги, пособия, учебники, издания, публикации»

Материалы этого сайта размещены для ознакомления, все права принадлежат их авторам.
Если Вы не согласны с тем, что Ваш материал размещён на этом сайте, пожалуйста, напишите нам, мы в течении 1-2 рабочих дней удалим его.